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EDA考试复习试题
EDA考试即将开启序幕，不知道做为考生的你准备好了吗?在此小编收集了一些复习题，供大家参考练习之用，希望对大家有所帮助。
1.基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：(D)
A.①②③④ B.②①④③ C.④③②① D.②④③①
2.执行Quartus II的( B )命令，可以检查设计电路错误。
A Create Default Symbol B Compiler----编译 C Simulator ----时序仿真 D Timing Analyzer ---时序分析
3. 在设计输入完成后，应立即对设计文件进行( C )。
A编辑 B 编译 C 功能仿真 D时序仿真
4. 在VHDL中用( C )来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。
A输入 B 输出 C综合 D配置
5 电子系统设计优化，主要考虑提高资源利用率减少功耗(即面积优化)及提高运行速度(即速度优化)，下列方法( A )不属于面积优化。
A 流水线设计 B 资源共享 C 逻辑优化 D 串行化
6 不完整地IF语句，其综合结果可实现( )
A 时序逻辑电路 B 组合逻辑电路 C 双向电路 D 三态控制电路
7.下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的( )。
A. 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计;
B. 原理图输入设计方法一般是一种自底向上的设计方法;
C. 原理图输入设计方法无法对电路进行功能描述;
D. 原理图输入设计方法也可进行层次化设计。
8.在VHDL语言中，下列对进程(PROCESS)语句的语句结构及语法规则的描述中，不正确的是(C)。
A. PROCESS为一无限循环语句;敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B. 敏感信号参数表中，不一定要列出进程中使用的所有输入信号;
C. 进程由说明部分、结构体部分、和敏感信号三部分组成;
D. 当前进程中声明的变量不可用于其他进程
9.IP核在EDA技术和开发中占有很重要的地位，提供VHDL硬件描述语言功能块，但不涉及实现该功能模块的具体电路的IP核为( C )
A 硬件IP B 固件IP C 软件IP D 都不是
10.综合是EDA设计的关键步骤，下面对综合的描述中错误的是( )
A 综合就是把抽象设计中的一种表示转换成另一种表示的过程。
B 综合就是将电路的高级语言转换成低级的，可与FPGA/CPLD相映射的功能网表文件。
C 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
11.大规模可编程器件主要有CPLD和FPGA两类，下面对FPGA结构与工作原理描述中，正确的是(C)
A FPGA全称为复杂可编程逻辑器件
B FPGA是基于乘积项结构的可编程逻辑器件。
C 基于SRAM的FPGA器件，每次上电后必须进行一次配置。
D 在Altera公司生产的器件中，MAX7000系列属于FPGA结构
12.大规模可编程器件主要有CPLD和FPGA两类，其中CPLD通过(A)实现其逻辑功能。
A 可编程乘积项逻辑; B 查找表(LUT) C 输入缓冲 D 输出缓冲
13.进程中的信号赋值语句，其信号更新是(C)
A 按顺序完成 B比变量更快完成 C 在进程最后完成 D 都不对
14.VHDL语言是一种结构化的语言，一个设计实体(电路模块)包括实体说明与结构体两部分，结构体描述(B)
A 器件的外部特性 B 器件的内部功能 C 器件的综合约束 D 器件外部特性与内部功能
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