vhdl在FPGA设计中的应用

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vhdl在FPGA设计中的应用

　　集成电路设计规模及复杂度不断增大，用传统原理图方法进行系统级芯片设计已不能满足设计要求，而硬件描述语言(HDL，HardwareDescriptionLanguage)在进行大规模数字系统设计时具有诸多优势，因此利用硬件描述语言进行系统行为级设计已成为FPGA与ASIC设计的主流。目前最流行、最具代表性的硬件描述语言是美国国防部(DOD)开发的VHDL(VHSICHardware Description Language)和GDA(Gateway DesignAutomation)公司开发的Verilog HDL。

　　VHSIC代表Very High Speed IntegratedCircuit，因此VHDL即甚高速集成电路硬件描述语言。VHDL语法严格，1987年即成为IEEE标准，即IEEE STD1076-1987，1993年进一步修订成为IEEE STD 1076-1993。

　　VHDL作为IEEE标准，已得到众多EDA公司支持，其主要优点有：

　　● 描述能力强，支持系统行为级、寄存器传输级和门级三个层次设计;

　　● 可读性好、移植性强，其源文件既是程序又是文档，便于复用和交流;

　　● 支持自顶向下的设计和基于库(Library-based)的设计;

　　● 支持同步、异步及随机电路的设计;

　　● 与工艺无关，生命周期长。

　　VHDL语言主要应用在行为层和寄存器传输层，这两层可充分发挥出VHDL面向高层的优势。利用VHDL实现数字电路的实质是利用综合工具将高层次描述转化为低层次门级描述，其中综合可分为三个层次：高层次综合(High-LevelSynthesis)、逻辑综合(Logic Synthesis)和版图综合(Layout Synthesis)。

　　基于VHDL的FPGA系统行为级设计

　　具体包括以下重要环节：设计输入(Design Entry)、设计综合(DesignSynthesis)、设计约束(Design Constraints)、设计实现(DesignImplement)、设计仿真(Design Simulation)和器件编程(Device Programming)。

　　设计输入主要采用HDL(硬件描述语言)、ECS(Engineering SchematicCapture，原理图编辑器)和FSM(Finite State Machine，有限状态机);

　　设计综合就是依据逻辑设计描述和约束条件，利用开发工具进行优化处理，将HDL文件转变为硬件电路实现方案，其实质就是优化设计目标的过程;

　　设计约束主要包括设计规则约束、时间约束、面积约束三种，通常时间约束的优先级高于面积约束;

　　设计实现对于FPGA分为编译规划、布局布线(P AR，Place AndRoute)、程序比特流文件产生;对于CPLD则是编译、配置、比特流文件产生;

　　设计仿真分为功能仿真和时序时延仿真。功能仿真在设计输入之后、综合之前进行，只进行功能验证，又称为前仿真。时序时延仿真在综合和布局布线之后进行，能够得到目标器件的详细时序时延信息，又称为后仿真;

　　器件编程是指在功能仿真与时序时延仿真正确的前提下，将综合后形成的位流编程下载到具体的FPGA/CPLD芯片中，又称芯片配置。FPGA/CPLD编程下载通常可使用JTAG编程器、PROM文件格式器和硬件调试器三种方式，其中JTAG(JointTest Action Group，联合测试行动组)是工业标准的IEEE1149.1边界扫描测试的访问接口，用作编程功能可省去专用的编程接口，减少系统引出线，有利于各可编程逻辑器件编程接口的统一，因此应用广泛。

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