硬件工程师笔试及面试问题

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硬件工程师笔试及面试问题

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硬件工程师笔试及面试问题

　　篇一：硬件工程师笔试及面试问题

　　gx模拟电路

　　1.基尔霍夫定理的内容是什么?(仕兰微电子)

　　2.a.基尔霍夫电流定律：在电路的任一节点，流入、流出该节点电流的代数和为零

　　3.b.基尔霍夫电压定律：在电路中的任一闭合电路，电压的代数和为零。

　　2.平板电容公式(C=εS/4πkd)。

　　Ε为介质常数， S为平板面积 d为两平板间距

　　3.三极管曲线特性。

　　静态工作点直流和交流饱和失真和截止失真死区电压交越失真

　　4.描述反馈电路的概念，列举他们的应用。

　　反馈，就是在电子系统中，把放大电路中的输出量(电流或电压)的一部分或全部，通过一定形式的反馈取样网络并以一定的方式作用到输入回路以影响放大电路输入量的过程。包含反馈作用的放大电路称为反馈放大电路。

　　反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。

　　负反馈对放大器性能有四种影响：a.降低放大倍数 b.提高放大倍数的稳定性,由于外界条件的变化(T℃，Vcc，器件老化等)，放大倍数会变化，其相对变化量越小，则稳定性越高。C.减小非线性失真和噪声 d 改变了放大器的输入电阻Ri和输出电阻Ro 。

　　对输入电阻ri的影响：串联负反馈使输入电阻增加，并联负反馈使输入电阻减小。

　　对输出电阻ro的影响：电压负反馈使输出电阻减小，电流负反馈使输出电阻增加。

　　负反馈的应用：电压并联负反馈，电流串联负反馈，电压串联负反馈和电流并联负反馈。

　　电压负反馈的特点：电路的输出电压趋向于维持恒定。

　　电流负反馈的特点：电路的输出电流趋向于维持恒定。

　　引入负反馈的一般原则为：

　　a. 为了稳定放大电路的静态工作点，应引入直流负反馈;为了改善放大电路的动态性能，应引入交流负反馈(在中频段的极性)。

　　b. 信号源内阻较小或要求提高放大电路的输入电阻时，应引入串联负反馈;信号源内阻较大或要求降低输入电阻时，应引入并联系反馈。

　　c. 根据负载对放大电路输出电量或输出电阻的要求决定是引入电压还是电流负反馈。若负载要求提供稳定的信号电压或输出电阻要小，则应引入电压负反馈;若负载要求提供稳定的信号电流或输出电阻要大，则应引入电流负反馈。

　　d. 在需要进行信号变换时，应根据四种类型的负反馈放大电路的功能选择合适的组态。例如，要求实现电流——电压信号的转换时，应在放大电路中引入电压并联负反馈等。

　　5.有源滤波器和无源滤波器的区别

　　无源滤波器：这种电路主要有无源元件R、L和C组成，但是过渡带太长，主要用于高频，电感体积相对较大相互级联会有影响

　　有源滤波器：集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。

　　集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。

　　6.什么是负载 ?什么又是带负载能力?

　　把电能转换成其他形式的能的装置叫做负载。对于不同的负载，电路输出特性(输出电压，输出电流)几乎不受影响，不会因为负载的剧烈变化而变，这就是所谓的带载能力

　　如射极跟随器，放在输出端，加上拉电阻，可以提高驱动能力

　　7.什么是输入电阻和输出电阻 ?

　　在独立源不作用(电压源短路，电流源开路)的情况下，由端口看入，电路可用一个电阻元件来等效。这个等效电阻称为该电路的输入电阻。从放大电路输出端看进去的等效内阻称为输出电阻Ro。

　　输入电阻和输出电阻的求解：

　　输入电阻：输入电压与输入电流的比值

　　输出电阻：2中方法 1、开路电压与短路电流之比

　　2、激励电源短路加压法外接电压

　　8. 电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。对于一个理想的电压源(包括电源)，内阻应该为0，或理想电流源的阻抗应当为无穷大。

　　9.什么叫差模信号?什么叫共模信号?画出差分电路结构

　　两个大小相等、极性相反的一对信号称为差模信号。差动放大电路输入差模信号(uil =-ui2)时，称为差模

　　输入。两个大小相等、极性相同的一对信号称为共模信号。差动放大电路输入共模信号(uil =ui2)时，称

　　为共模输入。在差动放大器中，有用信号以差模形式输入，干扰信号用共模形式输入，那么干扰信号将被抑制的很小。共模抑制比：KCMR?

　　AdAc

　　下面的恒流源可以用三极管代替如图

　　10.怎样理解阻抗匹配?

　　阻抗匹配是指信号源或者传输线跟负载之间的一种合适的搭配方式。阻抗匹配分为低频和高频两种情况讨论。

　　低频：当负载电阻跟信号源内阻相等时，负载可获得最大输出功率，这就是我们常说的阻抗匹配之一。对于纯电阻电路，此结论同样适用于低频电路及高频电路。当交流电路中含有容性或感性阻抗时，结论有所改变，就是需要信号源与负载阻抗的的实部相等，虚部互为相反数，这叫做共扼匹配。

　　在高频电路中，如果传输线的特征阻抗跟负载阻抗不相等(即不匹配)时，在负载端就会产生反射。为了不产生反射，负载阻抗跟传输线的特征阻抗应该相等，这就是传输线的阻抗匹配。

　　11. 偏置：在电路某点给一个参考分量，使电路能适应工作需要。

　　有直流偏置交流偏置三极管的交流需要放大时需要提供直流偏置也就是静态工作点

　　消除交越失真其实也是给的直流偏置使其微导通

　　12. 画电流偏置的产生电路，并解释。

　　偏置电路:以常用的共射放大电路说吧，主流是从发射极到集电极的IC，偏流就是从发射极到基极的IB。相对与主电路而言，为基极提供电流的电路就是所谓的偏置电路。偏置电路往往有若干元件，其中有一重要电阻，往往要调整阻值，以使集电极电流在设计规范内。这要调整的电阻就是偏置电阻。

　　13. 偏置电阻：在稳态时(无信号)通过电阻为电路提供或泄放一定的电压或电流，使电路满足工作需求，或改善性能。

　　14. 什么是电压放大?什么是电流放大? 什么是功率放大?

　　电压放大就是只考虑输出电压和输入电压的关系。比如说有的信号电压低，需要放大后才能被模数转换电路识别，这时就只需做电压放大。

　　电流放大就是只考虑输出电流于输入电流的关系。比如说，对于一个uA级的信号，就需要放大后才能驱动一些仪器进行识别(如生物电子)，就需要做电流放大。

　　功率放大就是考虑输出功率和输入功率的关系。

　　其实实际上，对于任何以上放大，最后电路中都还是有电压，电流，功率放大的指标在，叫什么放大，只是重点突出电路的作用而已。

　　可以联系到场效应管和晶体管的区别场效应管是由电压控制而晶体三极管是电流控制电流

　　15. 推挽结构的实质是什么?

　　一般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截止.要实现线与需要用OC(open collector)门电路 .如果输出级的有两个三极管，始终处于一个导通、一个截止的状态，也就是两个三级管推挽相连，这样的电路结构称为推拉式电路或图腾柱(Totem-pole)输出电路]

　　也是互补对称电路提高驱动能力

　　16. RC振荡器的构成和工作原理

　　由放大器和正反馈网络两部分构成。反馈电路由三节RC移相网络构成(图3)，每节移相不超过90°，对某一频率共可移相180°，再加上单管放大电路的反相作用即可构成正反馈，产生振荡。移相振荡器电路简单，适于轻便型测试设备和遥控设备使用，但输出波形差，频率难于调整，幅度也不稳定。

　　17. 电路的谐振

　　如果外加交流电源的频率和L-C回路的固有频率相同时，回路中产生的

　　电流最大，回路L中的磁场能和C中的电场能恰好自成系统，在电路内

　　部进行交换，最大限度的.从电源吸取能量，而不会有能量返回电源，这

　　就叫谐振。

　　18.描述CMOS电路中闩锁效应产生的过程及最后的结果?

　　Latch-up 闩锁效应，又称寄生PNPN效应或可控硅整流器( SCR, Silicon

　　Controlled Rectifier )效应。在整体硅的CMOS管下，不同极性搀杂的区

　　域间都会构成P-N结，而两个靠近的反方向的P-N结就构成了一个双极型的晶体三极管。因此CMOS管的下面会构成多个三极管，这些三极管自身就可能构成一个电路。这就是MOS管的寄生三极管效应。如果电

　　路偶尔中出现了能够使三极管开通的条件，这个寄生的电路就会极大的影响正常电路的运作，会使原本的

　　MOS电路承受比正常工作大得多的电流，可能使电路迅速的烧毁。Latch-up状态下器件在电源与地之间形成短路，造成大电流、EOS(电过载)和器件损坏。

　　MOS管电压5V或12N 而TTL是0~3.6V

　　19. 选择电阻时要考虑什么?

　　考虑电阻的阻值(最大，最小) 熔点是否方便安装功耗体积封装精度价格

　　20. 电路的谐振

　　如果外加交流电源的频率和L-C回路的固有频率相同时，回路中产生的电流最大，回路L中的磁场能和C中的电场能恰好自成系统，在电路内部进行交换，最大限度的从电源吸取能量，而不会有能量返回电源，这就叫谐振。

　　19.旁路电容

　　可将混有高频电流和低频电流的交流电中的高频成分泄露掉的电容，称做“旁路电容”。

　　耦合去耦旁路滤波

　　20.戴维南定理：一个含独立源、线性电阻和受控源的二端电路，对其两个端子来说都可等效为一个理想电压源串联内阻的模型。其理想电压源的数值为有源二端电路的两个端子的开路电压，串联的内阻为内部所有独立源等于零时两端子间的等效电阻。

　　诺顿定理：

　　21.无源器件﹕在模拟和数字电路中加以信号﹐不会改变自已本身的基本特性.如电阻. 电感电容

　　有源器件﹕在模拟和数字电路中加以信号﹐可以改变自已本身的基本特性.如三极管.

　　22. 旁路电容

　　可将混有高频电流和低频电流的交流电中的高频成分泄露掉的电容，称做“旁路电容”。

　　23.场效应和晶体管比较：

　　a.在环境条件变化大的场合，采用场效应管比较合适。

　　b.场效应管常用来做前置放大器，以提高仪器设备的输入阻抗，降低噪声等。

　　c.场效应管放大能力比晶体管低。

　　d.工艺简单，占用芯片面积小，适宜大规模集成电路。在脉冲数字电路中获得更广泛的应用。

　　24.基本放大电路的组成原则：

　　a.发射结正偏，集电结反偏。

　　b.输入回路的接法应该使输入信号尽量不损失地加载到放大器的输入端。

　　c.输出回路的接法应该使输出信号尽可能地传送到负载上。

　　空间电荷层也叫耗尽层与PN结方向相反雪崩击穿 6V 齐纳击穿 4V

　　PN结正偏有利用多子扩散，反偏利于少子漂移

　　25.实现放大的条件

　　晶体管必须偏置在放大区。发射结正偏，集电结反偏。

　　正确设置静态工作点，使整个波形处于放大区。

　　输入回路将变化的电压转化成变化的基极电流。

　　输出回路将变化的集电极电流转化成变化的集电极电压，经电容滤波只输出交流信号。

　　26.共射，共基和共集放大电路图

　　27.静态：放大电路不加输入信号，电路中各处的电压、电流都是固定不变的直流量，这时电路处于直流工作状态，简称静态。

　　直流通路：电容开路，电感短路

　　交流通路：电容短路，电感开路信号源短路，保留其内阻

　　28.功放要求：

　　a.输出功率尽可能大。b.高效率 c.非线形失真小 d.晶体管的散热和保护

　　29.甲类功放，乙类互补对称功放和甲乙类互补对称功放特点和电路图。

　　恒流源的作用

　　1. 恒流源相当于阻值很大的电阻。

　　30.频率补偿

　　所谓频率补偿，就是指提高或降低某一特定频率的信号的强度，用来弥补信号处理过程中产生的该频率的减弱或增强。常用的有负反馈补偿、发射极电容补偿、电感补偿等。

　　31.虚短：集成运放的两个输入端之间的电压通常接近于零，若把它理想化，则看做零，但不是短路，故称“虚短”。

　　虚断：集成运放的两个输入端几乎不取用电流，如果把他理想化，则看作电流为零，但不是断开，故称“虚断”

　　32.基本放大电路种类(电压放大器，电流放大器，互导放大器和互阻放大器)，优缺点，特别是广泛采用差分结构的原因。

　　放大电路的作用：放大电路是电子技术中广泛使用的电路之一，其作用是将微弱的输入信号(电压、电流、功率)不失真地放大到负载所需要的数值。

　　放大电路种类：(1)电压放大器：输入信号很小，要求获得不失真的较大的输出压，也称小信号放大器;

　　(2)功率放大器：输入信号较大，要求放大器输出足够的功率，也称大信号放大器。

　　差分电路是具有这样一种功能的电路。该电路的输入端是两个信号的输入，这两个信号的差值，为电路有效输入信号，电路的输出是对这两个输入信号之差的放大。设想这样一种情景，如果存在干扰信号，会对两个输入信号产生相同的干扰，通过二者之差，干扰信号的有效输入为零，这就达到了抗共模干扰的目的。

　　33.锁相环有哪几部分组成?

　　锁相，顾名思义，就是将相位锁住，把频率锁定在一个固定值上。锁相环，就是将相位锁定的回路。锁相环由相位检测器 PD + 分频器 + 回路滤波器 + 压控振荡器 VCO，等组成。

　　锁相环的工作原理：

　　1、压控振荡器的输出经过采集并分频;

　　2、和基准信号同时输入鉴相器;

　　3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压;

　　4、控制VCO，使它的频率改变;

　　5、这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。

　　锁相环是一种相位负反馈系统，它利用环路的窄带跟踪与同步特性将鉴相器一端VCO的输出相位与另一端晶振参考的相位保持同步，实现锁定输出频率的功能，同时可以得到和参考源相同的频率稳定度。一个典型的频率合成器原理框图如图所示。

　　篇二：硬件工程师面试题集(含答案,很全)

　　硬件工程师面试题集

　　(DSP，嵌入式系统，电子线路，通讯，微电子，半导体)

　　1、下面是一些基本的数字电路知识问题，请简要回答之。

　　(1) 什么是 Setup和 Hold 时间?

　　答：Setup/Hold Time 用于测试芯片对输入信号和时钟信号之间的时间要求。建立时间(Setup Time)(Hold Time) Hold Time 不够，数据同样不能被打入触发器。

　　(2) 什么是竞争与冒险现象?怎样判断?如何消除?

　　答：

　　竞争：在组合逻辑电路中，由于门电路的输入信号经过的通路不尽相同，所产生的延时也就会不同，从而导致到达该门的时间不一致。判断：如果布尔式中有相反的信号则可能产生竞争和冒险现象。消除：

　　一是添加布尔式的消去项，

　　二是在芯片外部加电容。

　　?(3) 请画出用 D 触发器实现 2 倍分频的逻辑电路

　　答：

　　把 D 触发器的输出端加非门接到 D 端即可，如下图所示：

　　(4) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求?

　　答：

　　线与逻辑是在硬件上，要用 OC 门来实现(漏极或者集电极开路)，为了防止因灌电流过大而烧坏 OC 门,应在 OC 门输出端接一上拉电阻(线或则是下拉电阻)。

　　(5) 什么是同步逻辑和异步逻辑?同步电路与异步电路有何区别?

　　答：

　　同步逻辑是时钟之间有固定的因果关系。

　　异步逻辑是各时钟之间没有固定的因果关系. 电路设计可分类为同步电路设计和异步电路设计。

　　同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的 “开始”和“完成”信号使之同步。

　　异步电路具有下列优点：无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性。

　　(7) 你知道那些常用逻辑电平?TTL 与 COMS 电平可以直接互连吗?

　　答：

　　常用的电平标准：

　　低速的有 RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、ECL、ECL、LVPECL 等

　　高速的有 LVDS、GTL、PGTL、 CML、HSTL、SSTL 等。

　　一般说来，CMOS 电平比 TTL 电平有着更高的噪声容限。如果不考虑速度和性能，一般。但是需要注意有时候负载效应可能引起电路工作不正常，因为有些 TTL 电路需要下一级的输入阻抗作为负载才能正常工作。

　　(6) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图(数据接口、控制接口、锁存器/缓冲器)

　　典型输入设备与微机接口的逻辑示意图如下：

　　2、你所知道的可编程逻辑器件有哪些?

　　答：

　　ROM(只读存储器) FPGA(现场可编程门阵列)

　　PLA(可编程逻辑阵列) FPLA(现场可编程逻辑阵列)、

　　PAL(可编程阵列逻辑) GAL(通用阵列逻辑)，

　　CPLD(复杂可编程逻辑器件) EPLD(可擦除的可编程逻辑器件)等，

　　其中 ROM、FPLA、 PAL、GAL、EPLD 是出现较早的可编程逻辑器件，而 FPGA 和 CPLD 是当今最流行的两类可编程逻辑器件。FPGA 是基于查找表结构的，而 CPLD 是基于乘积项结构的。

　　3、用 VHDL 或 VERILOG、ABLE 描述 8 位 D 触发器逻辑

　　4、请简述用 EDA 软件(如 PROTEL)进行设计(包括原理图和PCB图)到调试出样机的整个过程，在各环节应注意哪些问题?

　　答：完成一个电子电路设计方案的整个过程大致可分：(1)原理图设计 (2)PCB 设计 (3)投板

　　(4)元器件焊接(5)模块化调试 (6)整机调试。注意问题如下：

　　(1)原理图设计阶段

　　注意适当加入旁路电容与去耦电容;

　　注意适当加入测试点和 0 欧电阻以方便调试时测试用;

　　注意适当加入 0 欧电阻、电感和磁珠以实现抗干扰和阻抗匹配;

　　(2)PCB 设计阶段

　　自己设计的元器件封装要特别注意以防止板打出来后元器件无法焊接;

　　FM 部分走线要尽量短而粗，电源和地线也要尽可能粗;

　　旁路电容、晶振要尽量靠近芯片对应管脚;

　　注意美观与使用方便;

　　(3)投板

　　说明自己需要的工艺以及对制板的要求;

　　(4)元器件焊接

　　防止出现芯片焊错位置，管脚不对应;

　　防止出现虚焊、漏焊、搭焊等;

　　(5)模块化调试

　　先调试电源模块，然后调试控制模块，然后再调试其它模块;

　　上电时动作要迅速，发现不会出现短路时在彻底接通电源;

　　调试一个模块时适当隔离其它模块;

　　各模块的技术指标一定要大于客户的要求;

　　(6)整机调试

　　如提高灵敏度等问题

　　5、基尔霍夫定理

　　KCL：电路中的任意节点，任意时刻流入该节点的电流等于流出该节点的电流(KVL同理)

　　6、描述反馈电路的概念，列举他们的应用

　　反馈是将放大器输出信号(电压或电流)的一部分或全部，回收到放大器输入端与输入信号进行比较(相加或相减)，并用比较所得的有效输入信号去控制输出，

　　负反馈可以用来稳定输出信号或者增益，也可以扩展通频带，特别适合于自动控制系统。正反馈可以形成振荡，适合振荡电路和波形发生电路。

　　7、负反馈种类及其优点

　　电压并联反馈，电压串联反馈，电流串联反馈和电流并联反馈

　　降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展，放大器的通频带，自动调节作用

　　8、放大电路的频率补偿的目的是什么，有哪些方法频率补偿是为了改变频率特性，减小时钟和相位差，使输入输出频率同步

　　相位补偿通常是改善稳定裕度，相位补偿与频率补偿的目标有时是矛盾的

　　不同的电路或者说不同的元器件对不同频率的放大倍数是不相同的，如果输入信号不是单一频率，就会造成高频放大的倍数大，低频放大的倍数小，结果输出的波形就产生了失真放大电路中频率补偿的`目的：一是改善放大电路的高频特性，而是克服由于引入负反馈而可能出现自激振荡现象，使放大器能够稳定工作。在放大电路中，由于晶体管结电容的存在常常会使放大电路频率响应的高频段不理想，为了解决这一问题，常用的方法就是在电路中引入负反馈。然后，负反馈的引入又引入了新的问题，那就是负反馈电路会出现自激振荡现象，所以为了使放大电路能够正常稳定工作，必须对放大电路进行频率补偿。

　　频率补偿的方法可以分为超前补偿和滞后补偿，主要是通过接入一些阻容元件来改变放大电路的开环增益在高频段的相频特性，目前使用最多的就是锁相环

　　9、有源滤波器和无源滤波器的区别

　　无源滤波器：这种电路主要有无源元件 R、L 和 C 组成;

　　有源滤波器：集成运放和 R、C 组成，具有不用电感、体积小、重量轻等优点。

　　10、名词解释：SRAM、SSRAM、SDRAM、压控振荡器 (VCO)

　　SRAM：静态 RAM;

　　DRAM：动态 RAM;

　　SSRAM：Synchronous Static Random Access Memory 同步静态随机访问存储器，它的一种类型的SRAM。

　　异步 SRAM 的访问独立于时钟，数据输入和输出都由地址的变化控制。

　　SDRAM：Synchronous DRAM 同步动态随机存储器。

　　11、名词解释：IRQ、BIOS、USB、VHDL

　　、SDR。

　　(1) IRQ：中断请求

　　(3) USB：USB，是英文 Universal Serial BUS的缩写，而其中文简称为“通串线，是一个外部总线标准，用于规范电脑与外部设备的连接和通讯。

　　(4) VHDL：VHDL 的英文全写是：VHSIC(Very High Speed Integrated Circuit) Hardware Description Language.翻译成中文就是超高速集成电路硬件描述语言。统的结构、行为、功能和接口。

　　(5) SDR 通信协议而非通

　　过硬连线实现。换言之，频带、空中接口协议和功能可通过软件下载和更新来升级，而不用完全更换硬件。SDR 针对构建多模式、多频和多功能无线通信设备的问题提供有效而安全的解决方案。

　　(2)BIOS：BIOS 是英文"Basic Input Output System"的缩略语，直译过来后中文名称就是"基本输入输出系统"。其实，它是一组固化到计算机内主板上一个 ROM 芯片上的程序，它保存着计算机最重要的基本输入输出的程序、系统设置信息、开机后自检程序和系统自启动程序。其主要功能是为计算机提供最底层的、最直接的硬件设置和控制。

　　12、单片机上电后没有运转，首先要检查什么

　　首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压，看是否是电源电压，例如常用的 5V。

　　接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压值，看是否正确。

　　然后再检查晶振是否起振了，一般用示波器来看晶振引脚的波形，注意应该使用示波

　　则多半是因为晶振没有起振。

　　真器可以，而烧入片子不行，往往是因为 EA 引脚没拉高的缘故(当然，晶振没起振也是

　　13、最基本的三极管曲线特性

　　答：三极管的曲线特性即指三极管的伏安特性曲线，包括输入特性曲线和输出特性曲线。输入特性是指三极管输入回路中，加在基极和发射极的电压VBE 与由它所产生的基极电流 I B 之间的关系。

　　输出特性通常是指在一定的基极电流 I B控制下，三极管的集电极与发射极之间的电压VCE 同集电极电流 IC 的关系

　　篇三：硬件工程师面试题集(含答案_很全)

　　硬件工程师面试题集

　　(DSP，嵌入式系统，电子线路，通讯，微电子，半导体) 产生EMC问题主要通过两个途径:一个是空间电磁波干扰的形式;另一个是通过传导的形式，换句话说，产生EMC问题的三个要素是：电磁干扰源、耦合途径、敏感设备。

　　传导、辐射

　　骚扰源-----------------------------(途径)------------------------------ 敏感受体

　　MOS的并联使用原则：

　　1.并联的MOS必须为同等规格，最好是同一批次的。

　　2.并联的MOS的驱动电路的驱动电阻和放电电路必须是独立分开的，不可共用驱动电阻和放电电阻。

　　3.PCB走线尽量保证对称，减小电流分布不均

　　光耦一般会有两个用途：线性光耦和逻辑光耦，如果理解?

　　工作在开关状态的光耦副边三极管饱和导通，管压降<0.4V，Vout约等于Vcc(Vcc-0.4V左右)，Vout 大小只受Vcc大小影响。此时Ic

　　2 光耦CTR

　　概要：

　　1)对于工作在线性状态的光耦要根据实际情况分析;

　　2)对于工作在开关状态的光耦要保证光耦导通时CTR 有一定余量;

　　3)CTR受多个因素影响。

　　2.1 光耦能否可靠导通实际计算

　　举例分析，例如图.1中的光耦电路，假设 Ri = 1k,Ro = 1k,光耦CTR= 50%，光耦导通时假设二极管压降为1.6V，副边三极管饱和导通压降Vce=0.4V。输入信号Vi 是5V的方波，输出Vcc 是3.3V。Vout 能得到3.3V 的方波吗?

　　我们来算算：If = (Vi-1.6V)/Ri = 3.4mA

　　副边的电流限制：Ic’ ≤ CTR*If = 1.7mA

　　假设副边要饱和导通，那么需要Ic’ = (3.3V – 0.4V)/1k = 2.9mA，大于电流通道限制，所以导通时，Ic会被光耦限制到1.7mA， Vout = Ro*1.7mA = 1.7V

　　所以副边得到的是1.7V 的方波。

　　为什么得不到3.3V 的方波，可以理解为图.1 光耦电路的电流驱动能力小，只能驱动1.7mA 的电流，所以光耦会增大副边三极管的导通压降来限制副边的电流到1.7mA。

　　解决措施：增大If;增大CTR;减小Ic。对应措施为：减小Ri 阻值;更换大CTR 光耦;增大Ro 阻值。

　　将上述参数稍加优化，假设增大Ri 到200欧姆，其他一切条件都不变，Vout能得到3.3V的方波吗?

　　重新计算：If = (Vi – 1.6V)/Ri = 17mA;副边电流限制Ic’ ≤ CTR*If = 8.5mA，远大于副边饱和导通需要的`电流(2.9mA)，所以实际Ic = 2.9mA。

　　所以，更改Ri 后，Vout 输出3.3V 的方波。

　　开关状态的光耦，实际计算时，一般将电路能正常工作需要的最大Ic 与原边能提供的最小If 之间Ic/If 的比值与光耦的CTR 参数做比较，如果Ic/If ≤CTR，说明光耦能可靠导通。一般会预留一点余量(建议小于CTR 的90%)。

　　工作在线性状态令当别论。

　　2、输出特性曲线

　　输出特性曲线是描述三极管在输入电流iB保持不变的前提下，集电极电流iC和管压降uCE之间的函数关系，即

　　(5-4) 三极管的输出特性曲线如图5-7所示。由图5-7可见，

　　当IB改变时，iC和uCE的关系是一组平行的曲线族，并有截止、放大、饱和三个工作区。 (1)截止区 IB=0持性曲线以下的区域称为截止区。此时晶体管的集电结处于反偏，发射结电压uBE<0，也是处于反偏的状态。由于iB=0，在反向饱和电流可忽略的前提下，iC=βiB也等于0，晶体管无电流的放大作用。处在截止状态下的三极管，发射极和集电结都是反偏，在电路中犹如一个断开的开关。实际的情况是：处在截止状态下的三极管集电极有很小的电流ICE0，该电流称为三极管的穿透电流，它是在基极开路时测得的集电极-发射极间的电流，不受iB的控制，但受温度的影响。 (2)饱和区在图5-4的三极管放大电路中，集电极接有电阻RC，如果电源电压VCC一定，当集电极电流iC增大时，uCE=VCC-iCRC将下降，对于硅管，当uCE 降低到小于0.7V时，集电结也进入正向偏置的状态，集电极吸引电子的能力将下降，此时iB再增大，iC几乎就不再增大了，三极管失去了电流放大作用，处于这种状态下工作的三极管称为饱和。规定UCE=UBE时的

　　状态为临界饱和态，图5-7中的虚线为临界饱和线，在临界饱和态下工作的三极管集电极电流和基极电流的关系为： (5-1-4) 式中的ICS，IBS，UCES分别为三极管处在临界饱和态下的集电极电流、基极电流和管子两端的电压(饱和管压降)。当管子两端的电压UCE

　　1、什么是建立时间(Tsu)和保持时间(Th)

　　以上升沿锁存为例，建立时间是指在时钟翻转之前输入的数据D必须保持稳定的时间;保持时间是在时钟翻转之后输入数据D必须保持稳定的时间[1]。如下图所示，一个数据要在上升沿被锁存，那么这个数据就要在时钟上升沿的建立时间和保持时间内保持稳定。

　　PCB Layout中的3W线距原则

　　串扰(Crosstalk)是指信号线之间由于互容(信号线之间的空气介质相当于容性负载)，互感(高频信号的电磁场相互耦合)而产生的干扰，由于这种耦合的存在，当一些信号电平发生变化的时候，在附近的信号线上就会感应出电压(噪声)，在电路设计中，抑制串扰最简单的方法就是在PCB Layout中遵循3W原则。

　　3W原则是指多个高速信号线长距离走线的时候，其间距应该遵循3W原则，如下图1所示，3W原则要求相邻信号线中心距离不能少于线宽的3倍，据一些资料记载的，满足3W原则能使信号间的串扰减少70%。我们在对高速信号，例如DDR3，PCIE，SATA2等布线的时候都会遵循这个原则。

　　只要是接触过Layout 的人都会了解差分走线的一般要求，那就是“等长、等距”。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量;等距则主要是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。

　　11、锁存器、触发器、寄存器三者的区别。

　　触发器：能够存储一位二值信号的基本单元电路统称为“触发器”。

　　锁存器：一位触发器只能传送或存储一位数据，而在实际工作中往往希望一次传送或存储多位数据。为此可把多个触发器的时钟输入端CP连接起来，用一个公共的控制信号来控制，而各个数据端口仍然是各处独立地接收数据。这样所构成的能一次传送或存储多位数据的电路就称为“锁存器”。

　　寄存器：在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器。由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储 n位二进制码的寄存器。

　　区别：从寄存数据的角度来年，寄存器和锁存器的功能是相同的，它们的区别在于寄存器是

　　同步时钟控制，而锁存器是电位信号控制。可见，寄存器和锁存器具有不同的应用场合，取决于控制方式以及控制信号和数据信号之间的时间关系：若数据信号有效一定滞后于控制信号有效，则只能使用锁存器;若数据信号提前于控制信号到达并且要求同步操作，则可用寄存器来存放数据。

　　1锁存器Latch 和触发器flipflop

　　锁存器能根据输入端把结果自行保持;

　　触发器是指由时钟边沿触发的存储器单元;

　　由敏感信号(电平，边沿)控制的锁存器就是触发器;

　　2、写电路时，产生锁存器的原因

　　if语句中，没有写else，默认保持原值，产生锁存器，可能不是想要的结果; case语句中，没有写完整default项，也容易产生锁存器;

　　例子：

　　always@(a or b)

　　begin

　　if(a) q=b;

　　end

　　产生了锁存器，如下

　　没有锁存器的情况

　　always@(a or b)

　　begin

　　if(a) q=b;

　　else q=0;

　　end

　　3、避免使用D锁存器，尽量使用D触发器

　　D锁存器

　　module test_latch(y, a, b);

　　output y; input a; input b; reg y;

　　always @(a or b) begin

　　if(a==1’b1)

　　y=b;

　　end endmodule

　　D触发器

　　module test_d(y,clk,a,b);

　　output y; input clk; input a; input b; reg y;

　　always @(posedge clk) begin

　　if(a==1'b1)

　　y=b;

　　end endmodule

　　从图8可知，例10对应的电路是D触发器。信号a被综合成D触发器的使能端，只有在时钟上沿到来且a为高时，b信号的值才能传递给a;只要在时钟上升沿期间信号b是稳定，即使在其他时候b还有毛刺，经过D触发器后数据是稳定的，毛刺被滤除。

　　、写异步D触发器的verilog module.(扬智电子笔试)

　　module dff8(clk , reset, d, q);

　　input clk;

　　input reset;

　　input [7:0] d;

　　output [7:0] q;

　　reg [7:0] q;

　　always @ (posedge clk or posedge reset)

　　篇四：硬件工程师面试基础知识

　　面试25题系列第一辑(zz)

　　1 什么是Setup 和Holdup时间?

　　建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。见图1。

　　如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

　　图1 建立时间和保持时间示意图

　　2什么是竞争与冒险现象?怎样判断?如何消除?

　　在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。

　　如果布尔式中有相反的信号则可能产生竞争和冒险现象。

　　解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。

　　3 用D触发器实现2倍分频的逻辑电路?

　　Verilog描述：

　　module divide2( clk , clk_o, reset);

　　input clk , reset;

　　output clk_o;

　　wire in;

　　reg out ;

　　always @ ( posedge clk or posedge reset)

　　if ( reset)

　　out <= 0;

　　else

　　out <= in;

　　assign in = ~out;

　　assign clk_o = out;

　　endmodule

　　图形描述：

　　4 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求?

　　线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。

　　同时在输出端口应加一个上拉电阻。

　　5 什么是同步逻辑和异步逻辑?

　　同步逻辑是时钟之间有固定的因果关系。

　　异步逻辑是各时钟之间没有固定的因果关系。

　　6 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图(数据接口、控制接口、所存器/缓冲器)。

　　7 你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?

　　12，5，3.3

　　TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。

　　8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些? PAL，PLD，CPLD，FPGA。

　　9 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。

　　module dff8(clk , reset, d, q);

　　input clk;

　　input reset;

　　input [7:0] d;

　　output [7:0] q;

　　reg [7:0] q;

　　always @ (posedge clk or posedge reset)

　　if(reset)

　　q <= 0;

　　else

　　q <= d;

　　endmodule

　　10 设想你将设计完成一个电子电路方案。请简述用EDA软件(如PROTEL)进行设计(包

　　括原理图和PCB图)到调试出样机的整个过程。在各环节应注意哪些问题?

　　电源的稳定上，电容的选取上，以及布局的大小。

　　11 用逻辑门和cmos电路实现ab+cd

　　12 用一个二选一mux和一个inv实现异或

　　13 给了reg的setup,hold时间，求中间组合逻辑的'delay范围。

　　Delay < period - setup - hold

　　14 如何解决亚稳态

　　亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

　　15 用verilog/vhdl写一个fifo控制器

　　包括空，满，半满信号。

　　16 用verilog/vddl检测stream中的特定字符串

　　分状态用状态机写。

　　17 用mos管搭出一个二输入与非门。

　　18 集成电路前段设计流程，写出相关的工具。

　　19 名词IRQ,BIOS,USB,VHDL,SDR

　　IRQ: Interrupt ReQuest

　　BIOS: Basic Input Output System

　　USB: Universal Serial Bus

　　VHDL: VHIC Hardware Description Language

　　SDR: Single Data Rate

　　20 unix 命令cp -r, rm,uname

　　21 用波形表示D触发器的功能

　　22 写异步D触发器的verilog module

　　module dff8(clk , reset, d, q);

　　input clk;

　　input reset;

　　input d;

　　output q;

　　reg q;

　　always @ (posedge clk or posedge reset)

　　if(reset)

　　q <= 0;

　　else

　　q <= d;

　　endmodule

　　23 What is PC Chipset?

　　芯片组(Chipset)是主板的核心组成部分，按照在主板上的排列位置的不同，通常分为北桥芯片和南桥芯片。北桥芯片提供对CPU的类型和主频、内存的类型和最大容量、ISA/PCI/AGP插槽、ECC纠错等支持。南桥芯片则提供对KBC(键盘控制器)、RTC(实时时钟控制器)、USB(通用串行总线)、Ultra DMA/33(66)EIDE数据传输方式和ACPI(高级能源管理)等的支持。其中北桥芯片起着主导性的作用，也称为主桥(Host Bridge)。

　　除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展，Intel的8xx系列芯片组就是这类芯片组的代表，它将一些子系统如IDE接口、音效、MODEM和USB直接接入主芯片，能够提供比PCI总线宽一倍的带宽，达到了266MB/s。

　　24 用传输门和反向器搭一个边沿触发器

　　25 画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱

　　今天去参加笔试,题目1:如果有一个硬件系统需要你来设计,你会如何考虑?

　　题目2:设计硬件系统的时候如何考虑电路的稳定性?

　　我答了几句话,面试管说合格的电子工程师应该很清楚如何回答,一条 ...

　　说说自己一点粗浅的认识：

　　对题目1：

　　首先考虑功能

　　1。分析系统的设计需求，复杂的系统可以通过matlab建模等方法分析系统的关键性能参数

　　2。查阅资料参考已有设计，将自己需要设计的目标系统的性能指标与参考设计相比较，多参考能实现系统功能而且又比较普遍采用的方案来开展自己的设计。

　　3。系统功能模块的划分和实现方式的确定。一般的设计思路按照信号的处理流程来划分，先将射频前端模拟部分和数字电路部分分开。如果数字信号处理的流程较为复杂需要再一次对数字部分进行划分。划分的依据首先是实时性。实时性强的部分需要选择嵌入式的处理器如arm，powerpc等来实现。实时性弱的部分可以考虑将数据导入计算机进行处理(可以降低成本)。其次的依据是对数据的处理速度、延迟和算法复杂程度，如果数据的处理速度较低，延迟可以较大，算法较为简单的话可以考虑采用单片机来实现。如果处理速度较高，延迟较小，算法复杂程度较高的话可以考虑采用dsp器件来实现。如果处理速度很高，延迟很小，算法较为复杂，那么可以考虑采用FPGA或者专用的asic来实现。

　　4。其次考虑性能和成本

　　在3的基础上，将电路板的制作费用，购买芯片的费用、需要投入的人力物力，产品的研发时间

　　和调试时间、产品的功耗和稳定性等等综合考虑，充分权衡性能和成本，适当调整步骤3的分配。

　　5。作出合理的工程计划，协调小组成员合作完成系统的设计和研发。

　　硬件工程师基础知识(zz)

　　硬件工程师基础知识

　　目的：基于实际经验与实际项目详细理解并掌握成为合格的硬件工程师的最基本知识。

　　1) ;基本设计规范

　　2) ;CPU基本知识、架构、性能及选型指导

　　3) ;MOTOROLA公司的PowerPC系列基本知识、性能详解及选型指导

　　4) ;网络处理器(INTEL、MOTOROLA、IBM)的基本知识、架构、性能及选型

　　5) ;常用总线的基本知识、性能详解